UCIe 3.0標(biāo)準(zhǔn)發(fā)布：帶寬翻倍并新增DSP支持

  ICC訊  小芯片（Chiplets）的普及及其多樣化應(yīng)用推動(dòng)了聯(lián)盟的形成，以開發(fā)和監(jiān)督相關(guān)標(biāo)準(zhǔn)。因此，最新的UCIe 3.0標(biāo)準(zhǔn)針對(duì)一個(gè)特定的、新興的市場(chǎng)領(lǐng)域進(jìn)行更新也就不足為奇了。

  UCIe聯(lián)盟主席Debendra Das Sharma在與《EE Times》的簡(jiǎn)報(bào)中表示，3.0版本的更新旨在滿足生態(tài)系統(tǒng)需求、聯(lián)盟140家成員公司的要求，以及高性能計(jì)算和人工智能系統(tǒng)的需求。

  兩年前，該聯(lián)盟發(fā)布了UCIe 1.1版本以滿足汽車合規(guī)性要求，而2.0版本則增加了對(duì)3D小芯片的支持。Das Sharma表示，2.0版本的發(fā)布還解決了圍繞測(cè)試和調(diào)試的問(wèn)題，包括因凸點(diǎn)間距縮小以及固件升級(jí)所引發(fā)的問(wèn)題。他說(shuō)："這本身并非互連問(wèn)題，但這是一個(gè)需要解決的問(wèn)題。"

  Das Sharma稱，UCIe 3.0的目標(biāo)是使帶寬翻倍。"我們基本上通過(guò)平面互連使數(shù)據(jù)速率翻倍，這是因?yàn)槿藗兛偸切枰鄮挕? 獲得更多帶寬是通過(guò)進(jìn)一步縮小凸點(diǎn)來(lái)實(shí)現(xiàn)的。"如果凸點(diǎn)尺寸減小，我的帶寬實(shí)際上會(huì)翻兩番，"他說(shuō)，"但這在工藝方面提出了更高要求。"

 

插圖一：數(shù)據(jù)轉(zhuǎn)換器之間的高速數(shù)據(jù)傳輸協(xié)議現(xiàn)在可以映射到UCIe原始操作模式，這使得DSP供應(yīng)商可以使用UCIe標(biāo)準(zhǔn)而無(wú)需單獨(dú)的PLL。（來(lái)源：UCIe聯(lián)盟）

  與半導(dǎo)體標(biāo)準(zhǔn)的常見(jiàn)情況一樣，UCIe 3.0旨在實(shí)現(xiàn)這些帶寬目標(biāo)的同時(shí)保持低功耗特性，這對(duì)AI密集型數(shù)據(jù)中心來(lái)說(shuō)是一個(gè)關(guān)鍵問(wèn)題。

  此次最新更新中針對(duì)的一個(gè)特定領(lǐng)域是DSP供應(yīng)商，以支持新的應(yīng)用，例如SoC和DSP小芯片之間的連接。Das Sharma表示，UCIe聯(lián)盟內(nèi)有一些主要的DSP供應(yīng)商積極參與，他們希望更好地利用小芯片，并需要解決敏感模擬電路的功率轉(zhuǎn)換挑戰(zhàn)。"對(duì)此類支持的需求非常強(qiáng)烈。"

插圖二：UCIe 3.0增加了快速節(jié)流/關(guān)斷功能，使所有參與的小芯片能夠以定義的速率節(jié)流到預(yù)先協(xié)商的水平。（來(lái)源：UCIe聯(lián)盟）

  現(xiàn)在，數(shù)據(jù)轉(zhuǎn)換器之間的高速數(shù)據(jù)傳輸協(xié)議可以映射到UCIe原始操作模式，這使DSP供應(yīng)商能夠使用UCIe標(biāo)準(zhǔn)，而無(wú)需單獨(dú)的PLL，同時(shí)避免了在敏感模擬電路中引入額外的頻率噪聲。這是通過(guò)利用增強(qiáng)的內(nèi)部RDI/FDI接口的現(xiàn)有原始模式，并重用UCIe重定時(shí)器編碼來(lái)發(fā)送周期性同步標(biāo)記和奇偶校驗(yàn)來(lái)實(shí)現(xiàn)的。

  Das Sharma表示，通過(guò)滿足DSP供應(yīng)商的需求，UCIe進(jìn)入了新的市場(chǎng)領(lǐng)域，包括無(wú)線基礎(chǔ)設(shè)施、軟件定義無(wú)線電和雷達(dá)系統(tǒng)。

  他說(shuō)，隨著小芯片在筆記本電腦和手持設(shè)備等其他應(yīng)用中得到采用，預(yù)計(jì)新的市場(chǎng)領(lǐng)域?qū)⒗^續(xù)對(duì)UCIe變得重要。

  此外，此次更新還側(cè)重于更高的帶寬密度，UCIe-S標(biāo)準(zhǔn)達(dá)到48 GT/s，UCIe-A標(biāo)準(zhǔn)達(dá)到64 GT/s，旨在使數(shù)據(jù)速率翻倍，以滿足在芯片邊緣有物理尺寸限制的HPC和AI應(yīng)用中所用SoC對(duì)更高線性帶寬密度的持續(xù)需求。

  Das Sharma表示，帶寬密度的增加與降低功耗的努力是同步進(jìn)行的。"我們總能找到通過(guò)可管理性來(lái)降低功耗的方法。" UCIe 3.0中的變化使得（帶寬密度）線性增加，UCIe-S和UCIe-A的（帶寬密度）分別達(dá)到（上一代的）1.65倍和2倍，同時(shí)保持了相似的功率效率。

  UCIe 3.0中的功耗節(jié)省是通過(guò)運(yùn)行時(shí)重新校準(zhǔn)和L2優(yōu)化實(shí)現(xiàn)的，這些技術(shù)允許在操作期間通過(guò)重用初始化狀態(tài)和降低邊帶空閑功率來(lái)進(jìn)行功率高效的鏈路調(diào)節(jié)。

  可管理性基礎(chǔ)設(shè)施的增強(qiáng)包括早期固件下載、邊帶優(yōu)先級(jí)數(shù)據(jù)包、擴(kuò)展邊帶覆蓋范圍、開漏引腳以及快速節(jié)流/關(guān)斷，確保所有參與的小芯片以定義的速率節(jié)流到預(yù)先協(xié)商的水平。

  Das Sharma表示，展望未來(lái)，UCIe聯(lián)盟專注于建立一個(gè)開放的小芯片生態(tài)系統(tǒng)和一個(gè)普遍適用的封裝級(jí)互連，以應(yīng)對(duì)服務(wù)器AI、邊緣AI、網(wǎng)絡(luò)、汽車和消費(fèi)級(jí)存儲(chǔ)等各種用例的需求。

  關(guān)于作者：Gary Hilson是一位自由撰稿人和編輯，曾為北美各地的印刷和網(wǎng)絡(luò)出版物撰寫過(guò)大量文章。他感興趣的領(lǐng)域包括軟件、企業(yè)和網(wǎng)絡(luò)技術(shù)、研究與教育、可持續(xù)交通和社區(qū)新聞。他的文章曾發(fā)表在《Network Computing》、《InformationWeek》、《Computing Canada》、《Computer Dealer News》、《Toronto Business Times》、《Strategy Magazine》和《Ottawa Citizen》上。

  原文：UCIe 3.0 Adds DSP Support - EE Times - https://www.eetimes.com/ucie-3-0-adds-dsp-support/